美利体育登录入口官网:BS IEC 62530:2021
系统Verilog语言. 统一硬件设计, 规范和鉴定语言
SystemVerilog. Unified Hardware Design, Specification, and Verification Language
2011-07
- 标准号
- BS IEC 62530:2021
- 发布
- 2021年
- 国际标准分类(ICS)
- 25.040.01 工业自动化系统综合
- 总页数
- 1320页
- 发布单位
- 英国标准学会
- 替代标准
- BS IEC 62530:2011
- 当前最新
- BS IEC 62530:2011
- 引用标准
- IEEE Std 1364-2005 IEEE Std 1800-2005 IEEE Std 1800-2009 IEEE Std 1800-2012
- 本体
- 硬件描述语言
- 适用范围
- 本标准提供了IEEE 1800? SystemVerilog语言的语言语法和语义定义，这是一种统一的硬件设计、规范和验证语言。该标准包括对行为级、寄存器传输级（RTL）和门级硬件描述的支持；测试台、覆盖率、断言、面向对象和约束随机构造；还提供了对外部编程语言的应用程序编程接口（API）。
| 术语 | 描述 |
|---|---|
| SystemVerilog 3.1a SystemVerilog 3.1a | Accellera SystemVerilog 3.1a语言参考手册，是IEEE Std 1800-2005的前身 |
| Verilog Verilog | IEEE Std 1364-2005中的Verilog硬件描述语言（HDL） |
| 语言参考手册 Language Reference Manual (LRM) | 描述Verilog或SystemVerilog标准的文档 |
| 工具 Tool | 读取SystemVerilog源代码的软件实现，如逻辑模拟器 |
| shall shall | 表示必须严格遵守的强制性要求（shall等于is required to） |
| should should | 表示在几种可能性中推荐一种特别适合的，但不排除其他可能性；或表示某种行动是首选但不一定是必需的；或（在否定形式中）表示某种行动是不推荐但不禁止的（should等于is recommended that） |
| may may | 表示在标准允许范围内的行动（may等于is permitted to） |
| can can | 用于表示可能性或能力的陈述，无论是物质的、物理的还是因果的（can等于is able to） |