| 术语 | 描述 |
|---|---|
| HDL模型 HDL model | 基于硬件描述语言的文本模型(本身不是软件),适用于行为或结构描述、仿真,并通过选择适当的抽象级别自动生成网表 |
| 知识产权核 intellectual property (IP) core | 实现独立功能或一组功能的設計元素,拥有所有权 |
| 宏单元 macrocell | 由硬连线基本单元构成的模块,包含制造商单元库中的复杂功能 |
| 网表 netlist | 格式化列表,包含单元(基本电路)及其互连 |
| 原型器件 prototype device | 制造的ASIC或编程的FPGA,用于验证新设计在功能、性能、操作限制及其与系统兼容性方面的表现 |
| 重新设计 redesign | 影响两个以上连续阶段的ASIC和FPGA开发的设计变更,或在原型实现后实施的设计变更 |
| 激励 stimuli | 用于仿真或测试的输入数据集,用于显示美利体育官网首页网址的特定功能或性能 |
| 测试图案 test pattern | 仿真激励及其预期响应(考虑满足测试美利体育官网首页网址要求的具体约束),用于显示美利体育官网首页网址的正确行为 |
| 应用特定集成电路 application specific integrated circuit (ASIC) | 为单一用户设计的完全定制或半定制单片集成电路,可以是数字、模拟或混合功能 |
| ASIC技术 ASIC technology | 设计、制造和测试ASIC组件所需的所有要素的总和(包括设计工具及其描述、单元库、过程、设计规则、产线和测试美利体育官网首页网址) |
| 应用特定标准产品 application specific standard products (ASSP) | 设计为标准产品并面向更广泛应用范围的ASIC |
| 方框图 block diagram | 互连命名方框(块)的抽象图形表示,代表架构或功能图 |
| 单元 cell | 包括数字或模拟基本块的特定电路功能 |
| 单元库 cell library | 所有互相兼容的单元的集合,符合一组公共约束和标准化接口,为指定技术设计和表征 |
| 数据表 data sheet | 组件的详细功能、操作和参数描述 |
| 设计流程 design flow | 在实施设计过程中应用的工程方法和工具的选择及顺序 |
| 可测试设计结构 design for test (DFT) structure | 用于允许测试复杂集成电路(IC)的技术 |
| 设计迭代 design iteration | 在芯片发布进行原型实现之前,在ASIC和FPGA开发计划定义的单个阶段内或两个连续阶段之间发生的设计变更 |
| 详细规范 detail specification | 根据ESCC格式制定的采购规范,定义最大额定值、参数限制、机械外形、引脚描述和筛选要求 |
| 开发步骤 development step | ASIC和FPGA开发流程的主要步骤(定义阶段、架构设计、详细设计、布局、原型实现和验证) |
| 故障覆盖率 fault coverage | 表示为百分比的测量值,即在给定的一组测试图案和特定故障模型下,实际可美利体育登录入口官网到的故障与数字电路中所有可能故障的比例 |
| 现场可编程门阵列 field programmable gate array (FPGA) | 标准的半导体器件,当用户使用特定的FPGA软件和硬件工具对其进行编程时,该器件即被定制 |
| 版图规划 floorplan | 芯片的抽象缩放版图图, outlining 主要功能块、焊盘(包括电源和地线、时钟分配和互连通道)的形式、尺寸和位置 |
| 测试仪 | 用于执行生产测试并生成测试日志文件的美利体育官网首页网址 |
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